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[데일리임팩트 변윤재 기자] 삼성전자가 파운드리(반도체 위탁생산) 승부수를 던졌다. 대만 TSMC보다 먼저 내년 상반기 중 3㎚(나노미터·1㎚는 10억분의 1m) 반도체를 생산한다. 2025년에는 2㎚ 공정 양산에도 들어간다. 

삼성전자가 2㎚ 공정 일정을 공식화한 것은 이번이 처음이다. 2030년 시스템반도체 시장 1위에 오르겠다는 삼성전자의 의지가 강력하다는 의미다. 

특히 대만 IT매체 디지타임스 등이 “2023년까지 대량 생산으로 전환할 가능성이 낮다”고 평가절하 했던 게이트 올 어라운드(GAA) 공정을 본격 적용해 기술력으로 시장지배력을 늘리겠다는 구상을 드러냈다. 삼성전자가 TSMC와의 초미세공정 경쟁에서 승기를 거머쥐고 판을 바꿀 수 있을지 관심이 쏠린다. 

7일 업계에 따르면, 삼성전자는 입장을 바꿔 3㎚와 2㎚ 양산 시점을 공식화 했다. 삼성전자는 ‘2022년 양산’이라는 기본 입장을 밝혔을 뿐, 구체적 시점에 대해서는 함구했다. ‘세계 최초의 3㎚ 양산 타이틀을 TSMC에 뺏길 것’이라는 지적에도 삼성전자는 “GAA(게이트올어라운드)는 내년 양산될 3㎚ 1세대, 2023년 양산될 3㎚ 2세대에 적용될 예정으로, 3㎚ GAA 1세대 공정의 경우 고객사가 제품을 설계하고 있다”고 설명했다. 

초미세공정 경쟁을 벌이고 있는 TSMC와 는 사뭇 다른 행보다. TSMC는 지난해 8월 대만 타이난시 근교에 28조원을 투입하는 3㎚ 공정 파운드리 공장을 신설하고, 2022년 하반기부터 양산에 들어간다는 계획을 밝혔다.

또 대만 신주 지역에 2㎚ 연구개발(R&D) 센터를 운영하고 올해 말까지 인근 부지에 2㎚ 테스트 생산 시설을 완공키로 했다. 이와 관련, 일본 니혼게이자이신문은 “대만 환경 규제 기구인 환경심의위원회가 TSMC의 2㎚ 칩 생산 공장 건설 계획을 최종 승인했다”고 보도했다. 

지난 3월 파운드리 사업에 재도전키로 한 인텔도 3년 이내 초미세공정 반도체를 선보인다는 계획이다. 팻 겔싱어 인텔 최고경영자(CEO)는 2024년 2㎚격인 20A(옹스트롬·100억분의 1m) 공정을 도입하고 2025년에는 1.8㎚ 격인 18A 공정 반도체를 생산하겠다고 밝혔다. 

삼성전자와 TSMC, 인텔 모두 2㎚ 이하 초미세공정 경쟁에 뛰어들면서 파운드리 주도권을 둘러싼 신경전 역시 치열해질 것으로 관측된다. 

저전력 고성능 제품이 늘어나고, 모바일 SoC(시스템온칩), HPC(고사양 컴퓨터), 네트워크 등 응용처가 다양해지면서 파운드리 수요가 증가하고 있다. 다만, 고객사가 원하는 대로 반도체 성능·용량을 향상시키려면 웨이퍼에 더 가는 회로를 촘촘하게 새겨 넣어야 한다. 초미세공정 기술 개발에 집중하는 이유다. 

특히 삼성전자에 파운드리 사업은 더 각별하다. 자사의 제조 노하우를 십분 살릴 수 있는데다 반도체 비전 2030 견인차이기 때문이다. 이에 삼성전자는 2019년 EUV(극자외선) 공정을 도입한 뒤 초미세 공정 기술 개발을 속도를 높이고 있다. 

다만 수율 안정화에 따라 삼성전자의 파운드리 사업이 영향을 받을 것이라는 지적이 나온다. 삼성전자는 5·8㎚ 수율(생산품 대비 양품 비율) 문제를 겪으면서 대형 고객사를 확보하는 데 어려움을 겪는 것으로 알려졌다.

반도체업계 관계자는 데일리임팩트에 “삼성전자 파운드리 수율 문제는 꾸준히 제기되는 주제”라며 “게다가 종합반도체기업인 만큼, 기밀 유출 등을 우려한 빅테크 기업들로부터 수주를 따는 데 한계가 있을 수 있다”고 말했다. 

현재 삼성전자는 TSMC와의 격차를 좀처럼 좁히지 못하고 있다. 올 2분기 전세계 파운드리 시장 점유율은 TSMC가 58%, 삼성전자가 14%였다. 직전분기 보다 TSMC가 2% 가량 점유율을 늘린 데 반해 삼성전자는 오히려 4% 줄었다. 

이에 삼성전자가 기술력을 강조해 빅테크 기업을 새로 확보하겠다는 의지를 다지고 있다. 이와 관련, 삼성전자는 GAA 외 핀펫 기반 17㎚ 신공정 개발에 성공했다. 

GAA는 반도체의 전류 공급을 조절하는 트랜지스터의 성능과 효율을 높이는 차세대 기술이다. 삼성전자 관계자는 데일리임팩트에 “트랜지스터의 게이트와 채널을 얼마나 효율적으로 컨트롤하느냐에 따라 반도체 성능이 판가름 난다”며 “게이트와 채널이 맞닿은 면적이 클수록 전력 효율성은 높아지는데, GAA를 적용하면 모든 면에서 게이트와 채널이 접촉할 수 있다”고 설명했다. 독자 GAA 기술인 MBCFET를 3㎚ 적용하면 핀펫 기반의 5㎚ 공정 대비 성능은 30% 향상되고 전력 소모는 50%, 면적은 35% 줄어들 것으로 예상된다. 

17㎚ 신공정 개발도 완료했다. 17㎚ 공정은 28㎚ 공정 대비 성능은 39%, 전력 효율은 49% 향상될 것으로 기대된다. 반면, 반도체 면적은 43% 줄어 이미지센서, 모바일 디스플레이 드라이버 IC 등으로 활용처를 넓힐 수 있을 전망이다.